Blog de la compañía Renesas RC38108A100GBB FemtoClock®3 Atenuador de jitter de ruido de fase ultra baja y generador de reloj

Las RenesasLos datos de las pruebas de seguridad deberán estar disponibles en el sitio web del organismo notificado.FemtoClock®3 Atenuador de ruido de fase ultrabaja y generador de reloj

Los datos de las pruebas de seguridad deberán estar disponibles en el sitio web del organismo notificado.es un atenuador de vibración de ruido de fase ultrabaja, un sintetizador de reloj de múltiples frecuencias y un oscilador controlado digitalmente (DCO).relojes de salida de dispositivos de baja potencia con ruido de fase de banda interna ultrabajo y espurio para transceptores de RF 4G y 5G y con jitter inferior a 25fs-rms para 112Gbps y 224Gbps SerDes.

Especificaciones deLos datos de las pruebas de seguridad deberán estar disponibles en el sitio web del organismo notificado.
Número de salidas:8 salidas
Frecuencia de salida máxima: 2,5 GHz
Frecuencia máxima de entrada:1 GHz
Paquete/Caso:BGA-64
Ciclo de trabajo - Máximo: 55 %
Jitter: 25 fs
Válvula de alimentación - Máximo:1.89 V
Voltado de alimentación - Min:1.71 V
Corriente de suministro de funcionamiento:29 mA
Temperatura mínima de funcionamiento: - 40 °C
Temperatura máxima de funcionamiento: + 85 C
Sensibilidad a la humedad: Sí
Voltado de alimentación de funcionamiento: de 1,71 V a 1,89 V

Tipo de salida:CML, HCSL, LVCMOS, LVDS

Características delLos datos de las pruebas de seguridad deberán estar disponibles en el sitio web del organismo notificado.
Sintetizador de ruido de fase ultrabaja con jitter inferior a 25 f RMS, de 12 kHz a 20 MHz con HPF de 4 MHz
Dos dominios de sincronización de ruido de baja fase independientes
Cuatro dominios de frecuencia de ruido de baja fase independientes
Apoyo para la JESD204B/C
Bloque de sincronización de tiempo con convertidor de tiempo a digital (TDC), contador de hora del día (TOD) y relojes PTP
8 salidas de reloj con divisores de enteros independientes
6: LVDS, HCSL (AC-LVPECL) o CML
2Se aplicará el método de ensayo de las características de los equipos de ensayo de los equipos de ensayo.
Rango de frecuencia de salida:
CML: CC a 2,5 GHz
LVDS o HCSL: CC a 1 GHz
LVCMOS: CC a 250 MHz
Dos entradas de reloj diferencial configurables como cuatro entradas de reloj de un solo extremo
Funciona con una fuente de 1.8V.
Las entradas del reloj toleran una entrada de 1.8V cuando el dispositivo está apagado, hundiéndose menos de 1mA
Rango de frecuencia de entrada de CLKIN: CC a 1 GHz
Sincronización de tiempo TDC admite entradas 1PPS y PP2S
Los DPLL cumplen las normas ITU-T G.8262 y G.8262.1
Variación de fase de entrada a salida DPLL ≤ 100ps
Resolución de la frecuencia DCO < 10-13
En el caso de los vehículos de la categoría M1, el valor de los valores de los vehículos de la categoría M2 es el valor de los valores de los vehículos de la categoría M3.

Las aplicaciones deLos datos de las pruebas de seguridad deberán estar disponibles en el sitio web del organismo notificado.
Los datos de la dirección de control de la dirección de la dirección de la dirección de la dirección de la dirección de la dirección de la dirección de la dirección de la dirección de la dirección
Reloj de referencia para 112 Gbps y 224 Gbps SerDes
Unidades de distribución 5G (DU), switches y routers
DCO de alto rendimiento para relojes basados en el protocolo de tiempo de precisión (PTP)

Diagrama de bloque deLos datos de las pruebas de seguridad deberán estar disponibles en el sitio web del organismo notificado.